[컴퓨터회로 create and simulate vivado project]
FPGA (Field Programmable Gate Array) 는 프로그래밍이 가능한 직접회로 반도체로 개발자가 논리회로를 원하는 의도에 맞춰 설계가 가능하다. 원하는대로 설계를 하려면 HDL (Hardware Description Language)를 사용해야한다. 여기에 사용되는 언어는 Verilog와 VHDL인데, 학교에서는 VHDL로 하는 것 같다.
VHDL로 작업하기 위한 통합환경을 설치하고 있는데, https://www.amd.com/en.html 에서 다운받는 중이다. 시간이 오래걸린다. 교수님께서 Xilinx-vivado 다운받으라고 하셔서 다운받고 있다.
Xilinx-vivado 프로그램이 깔릴때까지 수업내용을 정리하려고 쓰고 있다.
vivado 프로그램이 깔리면 프로젝트를 만들 수 있는데, 프로젝트는 아래와 같은 순서로 진행된다.
PROJECT
1. Design Source
2. Simulation Source = Input file Simulus = test bench
3. Simulation
4. Synthesis ( 합성 ) : 여러가지 모듈을 묶어준다
5. Implementation
6. Bitstream file
오류가 날 수 있으므로 모든 경로에 영어로만 포함되도록 설정을 한다.
간단한 논리곱 회로를 디자인 해 보자.
논리곱 회로를 디자인은 3가지로 나타낼 수 있다.
회로 디자인
1. 진리표
2. 회로도
3. 논리식
1. 진리표 (truth table)
진리표 작성시에는 위와 같은 순서대로 쓰는게 좋다
2. 회로도 (Black Diagram)
3. 논리식 (함수 , Boolean Func)
이때, A,B를 Input Port라고 하고 X(F)를 Ouput Port (Pin) 이라 한다.
프로젝트 만드는 것 부터 실행은 연습을 좀 해야겠다.